一種基于fpga的抗多徑電路的制作方法
【技術領域】
[0001]本實用新型屬于全球定位系統(GPS，Global Posit1ning System)接收機領域，具體涉及一種應用于GPS接收機的基于現場可編程門陣列(FPGA，Field-ProgrammableGate Array)的抗多徑電路。
【背景技術】
[0002]GPS是一種利用GPS定位衛(wèi)星，在全球范圍內實時進行定位、導航的系統。GPS接收機用于接收GPS系統發(fā)射的復合信號，其中，復合信號由衛(wèi)星發(fā)射信號和噪聲等干擾信號組成。目前，多徑干擾是GPS接收機設計中面臨的最為棘手的問題。然而，現有的用于減少多徑效應的方法存在較大的誤差，且硬件實現的復雜度和費用都比較高。

【發(fā)明內容】

[0003]本實用新型提供了一種基于FPGA的抗多徑電路，能夠減少多徑效應引起的誤差，并降低硬件實現的復雜度。
[0004]為此，本實用新型的技術方案包括:依次連接的天線10、射頻處理單元20、數字信號處理單元30以及接口單元40，其中，所述數字信號處理單元30包括:模數轉換器301 (Analog-to-Digital Converter,簡稱 A/D 轉換器)和 FPGA 芯片 302，所述天線 10 與所述射頻處理單元20的輸入端相連，所述射頻處理單元20的輸出端與所述數字信號處理單元30的輸入端相連，所述數字信號處理單元30的輸出端與所述接口單元40相連。
[0005]示例性地，所述A/D轉換器301包括芯片AD9288，所述FPGA芯片包括芯片XC4VSX55和芯片XC4VSX35 ;其中，所述芯片XC4VSX55和所述芯片XC4VSX35均與所述A/D轉換器301連接。
[0006]本實用新型提供的基于FPGA的抗多徑電路，能夠減少多徑效應引起的誤差，并降低硬件實現的復雜度。
【附圖說明】
[0007]圖1是為本實用新型提供的一種基于FPGA的抗多徑電路系統方框圖；
[0008]圖中:10、天線；20、射頻處理單元；30、數字信號處理單元；301、A/D轉換器；302、FPGA芯片；40、接口單元。
【具體實施方式】
[0009]為了使本實用新型所要解決的技術問題、技術方案及有益效果更加清楚，明白，以下結合附圖和實施例，對本實用新型進行進一步詳細說明。
[0010]實施例1:
[0011]圖1為本實用新型提供的一種基于FPGA的抗多徑電路系統方框圖，參考圖1所示，基于FPGA的抗多徑電路包括:依次連接的天線10、射頻處理單元20、數字信號處理單元30以及接口單元40，其中，數字信號處理單元30包括:A/D轉換器301和FPGA芯片302，天線10與射頻處理單元20的輸入端相連，射頻處理單元20的輸出端與數字信號處理單元30的輸入端相連，數字信號處理單元30的輸出端與接口單元40相連。
[0012]需要補充的是，本實用新型實施例對A/D轉換器301的選擇以及FPGA芯片302的選擇不作具體的限制。
[0013]下面對本實用新型的工作原理進行說明:天線10接收衛(wèi)星信號，射頻處理單元20接收天線10輸出的高頻衛(wèi)星信號，并對接收到的高頻衛(wèi)星信號進行放大、濾波、降頻、功分處理；數字信號處理單元30中的A/D轉換器301將射頻處理單元20輸出的經過處理的信號轉化為數字信號；數字信號處理單元30中的FPGA芯片302進行進一步的A/D轉換器301輸出的數字信號進行運算處理使其減少了多徑效應；接口單元40接收數字信號處理單元30中的FPGA芯片302輸出的數字信號，從而實現與導航終端的數據交互。
[0014]需要說明的是，本實用新型實施例對接口單元40的具體實現方式不作具體的限定。
[0015]優(yōu)選地，所述A/D轉換器301包括芯片AD9288，所述FPGA芯片包括芯片XC4VSX55和芯片XC4VSX35構成了信號處理模塊，所述芯片XC4VSX55和芯片XC4VSX35連接進行數據交互，芯片XC4VSX55和芯片XC4VSX35均與A/D轉換器301連接。
[0016]以上僅對本實用新型及其實施方式進行了描述，該描述沒有限制性，附圖中所示的也只是本實用新型的實施方式之一，實際的結構并不局限于此，如果本領域技術人員受其啟示，在不脫離本實用新型創(chuàng)造宗旨的情況下，不經過創(chuàng)造性的設計出與該技術方案相似的結構及其實施方式，均應當屬于本實用新型的保護范圍。
【主權項】
1.一種基于FPGA的抗多徑電路，其特征在于:包括依次連接的天線(10)、射頻處理單元(20)、數字信號處理單元(30)以及接口單元(40)，其中，所述數字信號處理單元(30)包括:A/D轉換器(301)和FPGA芯片(302)，所述天線(10)與所述射頻處理單元(20)的輸入端相連，所述射頻處理單元(20)的輸出端與所述數字信號處理單元(30)的輸入端相連，所述數字信號處理單元(30)的輸出端與所述接口單元(40)相連。2.根據權利要求1所述的基于FPGA的抗多徑電路，其特征在于:所述A/D轉換器(301)包括芯片AD9288，所述FPGA芯片(302)包括芯片XC4VSX55和芯片XC4VSX35 ;其中，所述芯片XC4VSX55和所述芯片XC4VSX35均與所述A/D轉換器(301)連接。
【專利摘要】本實用新型提供了一種基于FPGA的抗多徑電路，包括依次連接的天線(10)、射頻處理單元(20)、數字信號處理單元(30)以及接口單元(40)，其中，所述數字信號處理單元(30)包括：A/D轉換器(301)和FPGA芯片(302)，所述天線(10)與所述射頻處理單元(20)的輸入端相連，所述射頻處理單元(20)的輸出端與所述數字信號處理單元(30)的輸入端相連，所述數字信號處理單元(30)的輸出端與所述接口單元(40)相連。本實用新型提供的基于FPGA的抗多徑電路，能夠減少多徑效應引起的誤差，并降低硬件實現的復雜度。
【IPC分類】G01S19/22, G01S19/21
【公開號】CN204925398
【申請?zhí)枴緾N201520686521
【發(fā)明人】王萌淮, 閆灑灑, 李波
【申請人】西安郵電大學
【公開日】2015年12月30日
【申請日】2015年9月7日