本發(fā)明涉及一種保護(hù)電路，尤其涉及一種應(yīng)用于數(shù)據(jù)傳輸芯片的高壓保護(hù)電路。
背景技術(shù)：
1、隨著數(shù)據(jù)傳輸速率需求提升，高速串行接口（hss）技術(shù)逐步替代并行接口成為主流。serdes（串行器/解串器）作為核心模塊，需實(shí)現(xiàn)高速差分信號與低速并行信號的轉(zhuǎn)換。cn107346971a（一種serdes用全擺幅輸出vco延遲單元設(shè)計(jì)方法）公開了一種低電壓供電環(huán)境下的全擺幅vco設(shè)計(jì)，通過優(yōu)化mos管尺寸和負(fù)載結(jié)構(gòu)提升相位噪聲性能，但其未涉及高電源電壓下短溝道晶體管的擊穿防護(hù)問題。
2、同時，數(shù)據(jù)傳輸最開始廣泛使用的是低速的串行接口技術(shù)，隨著數(shù)據(jù)傳輸速率要求的進(jìn)一步提高，傳統(tǒng)的低速串行接口技術(shù)逐漸無法滿足需求。為了提高數(shù)據(jù)的總帶寬，首先想到的就是增加數(shù)據(jù)的傳輸位寬，也就是并行接口的方式。然而隨著并行接口的發(fā)展，人們又發(fā)現(xiàn)芯片io數(shù)量的緊張、并口數(shù)據(jù)間的串?dāng)_、數(shù)據(jù)同步的困難等問題會限制并行接口數(shù)據(jù)傳輸速率的提升。
3、同時，在高速串行鏈路中使用的serdes技術(shù)將低速的并行信號轉(zhuǎn)化為高速的差分信號并通過串行鏈路發(fā)送，同時能夠接收串行輸入的高速差分信號并正確轉(zhuǎn)化為低速并行信號，即完成數(shù)據(jù)并串與串并的轉(zhuǎn)化。為滿足gsps級速率要求，常采用短溝道低閾值電壓晶體管。然而，在接口協(xié)議要求3.3v共模電壓的場景下（如pcie、usb4等），必須額外考慮如何在高電源電壓3.3v條件下對溝道長度較短的晶體管進(jìn)行有效的保護(hù)，防止短溝道晶體管被擊穿。
4、目前，業(yè)界需要在滿足gsps級傳輸速率的同時，實(shí)現(xiàn)3.3v電源下短溝道晶體管的物理層保護(hù)方案?，F(xiàn)有技術(shù)多聚焦于信號完整性優(yōu)化?，F(xiàn)有技術(shù)cn119232142b時鐘數(shù)據(jù)恢復(fù)電路、cn118631409b?serdes數(shù)據(jù)時鐘恢復(fù)方法雖然提供了用于保護(hù)的方法與結(jié)構(gòu)。但是，其缺乏針對高壓工作條件與短溝道器件兼容性的系統(tǒng)性設(shè)計(jì)方法。
5、有鑒于上述的缺陷，本設(shè)計(jì)人，積極加以研究創(chuàng)新，以期創(chuàng)設(shè)一種應(yīng)用于數(shù)據(jù)傳輸芯片的高壓保護(hù)電路，使其更具有產(chǎn)業(yè)上的利用價值。
技術(shù)實(shí)現(xiàn)思路
1、為解決上述技術(shù)問題，本發(fā)明的目的是提供一種應(yīng)用于數(shù)據(jù)傳輸芯片的高壓保護(hù)電路。
2、本發(fā)明的應(yīng)用于數(shù)據(jù)傳輸芯片的高壓保護(hù)電路，其中，包括輸出驅(qū)動器保護(hù)電路和取最大值保護(hù)電路，
3、所述輸出驅(qū)動器保護(hù)電路包含晶體管mp1、晶體管mp2構(gòu)成的差分信號輸入管，還包括有晶體管mp3、晶體管mp4構(gòu)成的第一級高壓保護(hù)對管，同時包括有晶體管mp5、晶體管mp6構(gòu)成的第二級高壓保護(hù)對管，以及包括有晶體管mp7構(gòu)成的尾電流管；
4、所述取最大值保護(hù)電路的輸出端vnw與輸出驅(qū)動保護(hù)電路的輸入端vb連接，用于對輸出驅(qū)動保護(hù)電路中晶體管mp1、晶體管mp2、晶體管mp7襯底的保護(hù)與偏置；
5、所述晶體管mp1的柵端與差分輸入信號vin連接，所述晶體管mp2的柵端與差分輸入信號vip連接；所述晶體管mp3、晶體管mp4的柵端與保護(hù)偏置電壓pbhv1連接；
6、所述取最大值保護(hù)電路包含晶體管mn1、晶體管mn2、晶體管mp8、晶體管mp9、晶體管mp10、晶體管mp11、晶體管mp12、晶體管mp13、晶體管mp14，其中，
7、所述晶體管mn1的柵端、源端均與接地gnd連接，其漏端與晶體管mn2的源端連接，
8、所述晶體管mn2的柵端與保護(hù)偏置電壓vn連接，其源端與晶體管mn1的漏端連接，其漏端分別與晶體管mp8、晶體管mp11的漏端連接，同時與輸出控制信號v3sw連接，
9、所述晶體管mp8的源端與保護(hù)偏置電壓vp連接，柵端與自身的漏端及晶體管mp10、晶體管mn2的漏端連接，漏端還與輸出控制信號v3sw連接，
10、所述晶體管mp9的柵端與保護(hù)偏置電壓vp連接，源端與輸出共模電壓voutcm連接，其漏端與晶體管mp10的源端連接，
11、所述晶體管mp10的柵端與模擬電源電壓avdd連接，其源端與晶體管mp9的漏端連接，其漏端與晶體管mp8、晶體管mn2的漏端連接，漏端還與輸出控制信號v3sw連接，
12、所述晶體管mp11的柵端與保護(hù)偏置電壓vp連接，源端與輸出共模電壓voutcm連接，其漏端與晶體管mp12的源端連接，
13、所述晶體管mp12的柵端與模擬電源電壓avdd連接，其源端與晶體管mp11的漏端連接，其漏端與晶體管mp13、晶體管mp14的漏端連接，源端還與輸出電壓vnw連接；
14、所述晶體管mp13的柵端與輸出控制信號v3sw連接，源端與模擬電源電壓avdd、晶體管mp14的源端連接，其漏端與晶體管mp12、晶體管mp14的漏端連接，漏端還與輸出電壓vnw連接；
15、所述晶體管mp14的柵端與自身漏端及晶體管mp12、晶體管mp13的漏端連接，源端與模擬電源電壓avdd及晶體管mp13的源端連接。
16、進(jìn)一步地，上述的應(yīng)用于數(shù)據(jù)傳輸芯片的高壓保護(hù)電路，其中，所述晶體管mp1、晶體管mp2、晶體管mp7為短溝道低閾值電壓晶體管，所述晶體管mp3、晶體管mp4、晶體管mp5、晶體管mp6為cmos0.18μm標(biāo)準(zhǔn)閾值電壓晶體管。
17、更進(jìn)一步地，上述的應(yīng)用于數(shù)據(jù)傳輸芯片的高壓保護(hù)電路，其中，所述晶體管mp3的其源端與晶體管mp1的漏端連接，其漏端與晶體管mp5的源端連接，
18、所述晶體管mp4的其源端與晶體管mp2的漏端連接，其漏端與晶體管mp6的源端連接，
19、所述晶體管mp5的柵端與保護(hù)偏置電壓pbhv2連接，其漏端與差分輸出信號voutp連接，
20、所述晶體管mp6的柵端與保護(hù)偏置電壓pbhv2連接，其漏端與差分輸出信號voutn連接，
21、所述晶體管mp7的柵端與偏置電壓vbp連接，源端與模擬電源avdd連接，其漏端與晶體管mp1、晶體管mp2的源端連接。
22、更進(jìn)一步地，上述的應(yīng)用于數(shù)據(jù)傳輸芯片的高壓保護(hù)電路，其中，所述第一級高壓保護(hù)對管工作期間，晶體管mp1、晶體管mp2的漏端電壓為：
23、vd(mp1/mp2)=vg(mp3/mp4)+|vgs(mp3/mp4)|=vpbhv1+|vgs(mp3/mp4)|。
24、通過設(shè)置偏置電壓pbhv1的值，令晶體管mp1、晶體管mp2的漏端電壓在處于合適范圍，令其不被擊穿且正常工作在飽和區(qū)；
25、所述第二級高壓保護(hù)對管工作期間，晶體管mp3、晶體管mp4的漏端電壓為：
26、vd(mp3/mp4)=vg(mp5/mp6)+|vgs(mp5/mp5)|=vpbhv2+|vgs(mp5/mp6)?|。
27、通過設(shè)置偏置電壓pbhv2的值，令晶體管mp3、晶體管mp4的漏端電壓在處于合適范圍，令其不被擊穿且正常工作在飽和區(qū)，還能令晶體管mp5、晶體管mp6與對應(yīng)的差分輸出信號voutp、差分輸出信號voutn連接后不會被擊穿。
28、再進(jìn)一步地，上述的應(yīng)用于數(shù)據(jù)傳輸芯片的高壓保護(hù)電路，其中，所述取最大值保護(hù)電路，在數(shù)據(jù)傳輸芯片不使用模擬電源供電時對serdes電路中的低閾值電壓pmos管的襯底進(jìn)行合理的偏置，防止pmos管在該工作模式下出現(xiàn)因襯底電壓低于源極電壓而導(dǎo)致異常。
29、借由上述方案，本發(fā)明至少具有以下優(yōu)點(diǎn)：
30、1、能夠?qū)崿F(xiàn)有效的分級電壓保護(hù)，可實(shí)現(xiàn)兩級pmos對管串聯(lián)分壓，降低關(guān)鍵晶體管的漏端電壓應(yīng)力。
31、2、可實(shí)現(xiàn)動態(tài)襯底偏置，能通過取最大值電路，自動選擇最高電位，為低閾值pmos襯底提供穩(wěn)定偏置。
32、3、能夠?qū)崿F(xiàn)雙模式兼容，依托于輸出控制信號v3sw，可實(shí)現(xiàn)供電模式無縫切換，確保不同場景下的可靠性。
33、上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段，并可依照說明書的內(nèi)容予以實(shí)施，以下以本發(fā)明的較佳實(shí)施例并配合附圖詳細(xì)說明如后。